초대의 글
 

  안녕하십니까?
  지난 2021년부터 시작한 Workshop이 어느 듯 5년을 맞이하게 되었습니다.
  그 동안 적극적인 Workshop 참석을 통해서 저희 연구회의 활동의 활성화에 많은 기여를 해 주신 점에 대해서 감사를 드립니다.
IC가 등장하면서 등장한 ESD/EOS Issue는 IC 제조 단계부터 조립 및 Test를 거쳐 Module과 Product 제조 단계에 이르기까지 IC와 관련된 전 분야에서 발생할 수 있는 신뢰성 문제 중의 하나라고 할 수 있습니다.
  가장 기본이 되는 반도체 공정에서 지속적으로 새로운 개념의 공정기술이 등장하고 있으며, 이를 바탕으로 고성능의 IC 제품들이 개발됨에 따라 조립과 Test 과정에서 ESD/EOS 불량을 사전에 예방하기 위해서는 이전 대비 추가적인 Solution이 적용되는 등 IC를 사용하는 모든 산업 분야에 다양한 영향을 미치고 있는 상황입니다.
  Foundry 업체의 Leading Company인 TSMC의 경우, 2015년부터는 공식적으로 고객들에게 ESD Cell을 제공하지 않는 것을 원칙으로 하고 있으며, Fabless 업체에서 IP 및 IC를 설계함에 있어서 ESD/EOS 문제를 해결함에 있어서 많은 부담이 되고 있는 상황입니다.
IDM 업체들은 그들이 직접 공정을 개발하는 한편, IP와 Product도 개발하고 있기 때문에 공정개발 단계부터 Silicon-Level에서 ESD/EOS에 대한 많은 평가를 거쳐 IC-Level에서의 ESD/EOS Solution을 도출하고 있고, IP와 Product 및 고객사(Module/Product)에서 발생하는 System-Level ESD/EOS에 대해서도 많은 경험을 가지고 있는 ESD Engineer들이 있습니다.
또한, Display 관련 Module/Product 고객사들은 공정 Migration에 따른 영향을 고려하지 않고, 기존과 동일한 ESD/EOS 특성의 만족 및 ESD 분석 장비인 TLP(Transmission Line Pulse)를 Qualification Test 항목에 포함시키는 등 IC 설계업체들에 대한 IC-Level 및 System-Level ESD/EOS 요구조건이 강화되고 있습니다.
  그러나, 대부분의 Fabless 업체들은 1~2명 정도의 ESD Engineer를 보유하고 있기 때문에 경험과 지식이 부족한 상황이며, 제품 양산 단계에서 ESD/EOS & Latchup 등의 Issue가 발생하는 경우에는 원인분석과 개선안 도출에도 어려움이 따르고 있고, 양산 지연의 문제가 발생하는 경우가 많을 수밖에 없습니다.
  공정 고도화 및 설계 복잡성 등에 따라 EDA 업체들은 ESD/EOS에 대한 Auto-Check Tool의 개발 및 기능 강화를 진행하고 있지만 모든 항목에 대해서 구현하기에는 어려움이 있습니다.
  따라서, 본 ESD/EOS & Latchup Workshop에서는 ESD/EOS & Latchup에 대한 교육을 통해서 IC와 관련된 다양한 업무에 종사하고 있는 Engineer들을 대상으로 지식과 역량을 향상시키는 것을 목적으로 하고 있습니다.
 

대한전자공학회 반도체소사이어티 회   장 장성진   
반도체소사이어티 ESD/EOS & Latchup연구회 위원장 김한구