The Institute of Electronics and Information Engineers
행 사 명 | IC Packaging 세미나 & 응용 예제 실습 |
일 시 | 2025년 8월 18일(월) ~ 19일(화) |
장 소 | 나인플러스 아카데미 203호 (서울특별시 금천구 디지털로 121, 에이스 가산타워 203호) |
주 최 | 대한전자공학회 반도체소사이어티, 반도체공학회 |
웹사이트 | https://www.theieie.org/events/?tab=1&part=02&c_id=935 |
초대의 글 Advanced Packaging 기술은 이제 반도체 성능과 집적도를 좌우하는 핵심 경쟁력으로 자리 잡았습니다. 특히 Chiplet 기반의 시스템 아키텍처와 3D 적층 기술은 Heterogeneous Integration 시대를 이끄는 중추로, 산업계와 학계 모두에서 그 중요성이 나날이 커지고 있습니다. 이러한 흐름 속에서, 몇 년 전부터 관련 워크숍과 세미나는 여러 기관에서 다양하게 개최하고 있으나, 기술/제품 Trend 소개 등에 그치고 있어 정작 전자공학 및 반도체 공학을 전공하는 다음 세대 기술 인재들이 이를 ‘직접 경험하고 이해할 수 있는 기회’는 부족한 현실입니다.
대한전자공학회 반도체소사이어티 회장 장성진 |
강의 제목: IC Packaging 세미나 & 응용 예제 실습 | ||||||
강의명 | 강의기간 | 2025년 8월 18일 ~ 19일, 총: 2일간 | ||||
강의수준 | 중급(실무수준) | |||||
강의형태 | 이론, 실습 | |||||
실습Tool | Cadence® Allegro X Advanced Package Designer | |||||
담당
강사
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성명 | 이동은 | 직급 | 기술이사 | 소속 | 나인플러스IT |
강민우 | 선임연구원 | |||||
강의 개요 |
[반도체 패키징에 대한 기본적인 역량을 확보하는 것을 목표] 세미나는 패키징의 기본 개념, 주요 기술 동향, 설계 시 고려사항 등 핵심 주제로 구성되며, advanced package의 key-factor인 TSV의 소개와 이를 적용한 HBM 패키지의 구현 및 시현을 통해 수강생들이 패키징에 대한 인사이트를 확보하고, 실무에서의 원활한 업무 대응능력을 높일 수 있도록 실질적 인 내용을 중심으로 강의를 운영할 예정입니다. |
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학습 목표 |
세미나는 반도체 패키징의 기본 지식과 최신 기술 동향을 이해하고, 실제 공정과 제품 사례를 통해 설계자 관점에서의 실무 이해도를 높이는 것을 목표로 합니다. 수강생은 강의를 통해 다음과 같은 역량을 갖추게 됩니다: ▶ 반도체 패키징의 정의, 목적, 기술 종류 및 역할에 대한 이해 ▶ Cadence사의 EDA 툴을 활용한 Lead Frame 및 Wire Bonding 패키지 설계를 실습하여 설계 응용 능력 강화 ▶ Advanced packaging(TSV설계기술 & Interposer) 설계 기술 소개 및 시현 ▶ 설계자 관점에서의 패키징 흐름 이해 및 실무 커뮤니케이션/문제 해결 능력 향상 |
교육 내용 (강의) |
일 정 |
교 육 내 용
[오전시간: 09:00 ~ 12:00, 오후시간: 1:00 ~ 6:00]
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1일차 |
오전 : 패키징 개론(이론)
1강 반도체 패키징의 정의와 역할2강 반도체 패키지의 개발 트렌드 3강 반도체 패키지 제품의 이해 |
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오후 : Advanced packaging 및 Interposer 검증 프로세스 소개
1. TSMC CoWoS 2. 삼성전자 3D I-CUBE 3. Advanced packaging 검증 방법 |
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2일차 |
오전 : Conventional package 소개 및 실습
1. Leadframe2. Wire bonding 3. PoP(Flipchip+Wire bonding) 4. TSV 설계기술 소개 |
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오후 : Advanced package 설계기술
1. Interposer
2. Chiplet+GPU(HBM) |
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