대한전자공학회

The Institute of Electronics and Information Engineers

학술행사 Confercence & Workshop

미래형 반도체 패키징 기술세션 (2023년도 대한전자공학회 하계종합학술대회)
롯데호텔 제주 루비룸(6F) / 2023-06-29

[미래형 반도체 패키징 기술 1] 첨단패키징 중요성, 이종 집적 그리고 인터커넥션

반도체 경쟁력을 위한 반도체 패키지의 역할

강사윤 학회장
(한국마이크로전자및패키징학회)

반도체 패키지는 반도체의 경쟁력을 향상시키기 위한 핵심적인 역할을 수행하며, 반도체 칩을 보호하고 외부와의 연결을 가능하게 하여 신뢰성과 안정성을 확보한다. 또한, 패키지는 칩의 크기를 축소하고 성능을 향상시키는데 도움을 주며, 에너지 효율성과 열 관리를 개선하여 전력 소비를 줄이고 과열 문제를 해결한다. 더 나아가, 반도체 패키지는 시장에서의 경쟁력을 향상시키기 위한 다양한 기술적 혁신과 협력을 촉진한다. 이러한 반도체 패키지가 반도체 산업에서 중요성을 살펴보고 새로운 기술 발전과 시장 동향에 대해 소개하고자 한다.

이종 집적 핵심 기술: 대면적, 칩렛 그리고 광학 co-package

최광성 실장
(한국전자통신연구원 저탄소집적기술창의연구실)

이종 집적 기술은 반도체 첨단 선단 개발에 필요한 천문학적인 비용을 절감하는 기술로 각광을 받고 있으며 구체적으로 칩렛 기술로 구현될 수 있다. 쳇 GPT로 대변되는 인공지능 모듈이 이러한 기술로 개발되고 있으며 첨단 패키징 핵심기술로 자리매김할 것으로 여겨진다. 동시에 대면적 공정 개발에 대한 시장의 요구가 증가하고 있다. 이는 하나의 패키지에 다수의 디바이스가 집적됨에 따라 패키지 크기가 커지고 종래의 스트립 타입의 패키지로는 한계가 있기 때문이다. 마지막으로 광학 co-package 기술이 주목받고 있다. 이는 Cu 배선 용량 전송의 한계를 극복할 기술로 여겨지고 있기 때문이다. 본 발표에서는 대면적, 칩렛 그리고 광학 co-package 집적 기술 구현을 위한 기술 개발 동향을 살펴보고 소재, 부품, 장비 관점에서 필요한 기술을 설명하고자 한다. 마지막으로 한국전자통신연구원의 관련 집적 기술 개발 현황을 소개하고 기술의 장점을 설명하고자 한다.

미세피치 반도체 패키지 인터커넥션을 위한 Thermocmompresion(TC) 접합기술

유세훈 부문장
(한국생산기술연구원 접합적층연구부문)

초거대 AI, 고성능 컴퓨팅 등 고성능 반도체 수요로 인해 이종소자가 고집적화된 반도체 패키지에 대한 요구가 증가하고 있다. 이에 따라서 플립칩 범프의 I/O수는 크게 증가하였고 범프 피치는 크게 감소하고 있다. 기존의 C4접합과 캐필러리 언더필의 조합의 접합방식은 80um피치 이하에서는 정렬오차와 브릿징 등으로 강건한 접합부를 확보하기 어려워 Cu 필러 범프의 thermocompression(TC)본딩과 Non-conductive pastge(NCP)를 조합하는 접합방식이 사용되고 있다. 또한, 미세피치 접합을 위해 기판 표면처리도 기존 ENEPIG(electroless nickel, electroless palladium, immersion gold)에서 Ni이 없는 Ni-less표면처리인 EPIG(electroless palladium, immergion gold), DEG(direct electroless gold)로의 전환이 이루어지게 된다. 본 연구에서는 미세피치 TCNCP와 EPIG, DEG 표면처리에 대해 논의할 것이다.

이종집적 기술 이슈 – 하이브리드 본딩과 재배선

김성동 교수
(서울과학기술대학교 기계시스템공학과)

최근 반도체 칩의 미세화를 통한 반도체 집적화가 기술적 한계에 부딪히면서 칩렛, 이종집적, 2.xD 등 첨단 패키지 기술을 이용한 시스템 집적화를 통해 반도체 성능 향상을 이루려는 노력들을 하고 있다. 이러한 첨단 패키지 기술의 바탕에는 서로 다른 기능을 하는 칩 또는 칩렛들을 빠르게 연결하는 배선 기술과 미세 선폭/간격에 대응하는 하이브리드 접합 기술이 자리 잡고 있다. 본 발표에서는 기존의 무기물이 아닌 폴리머 절연층을 이용한 다층 재배선 기술과 구리/SiO2 하이브리드 본딩 기술에 대해서 기본 원리 및 실제 공정상의 문제점들에 대해서 살펴보고자 한다.

[미래형 반도체 패키징 기술 2] 첨단패키징 3D 및 2.5D 반도체

Heterogeneous Integration Platform for Next Generation Computing

석승대 수석
(삼성전자)

Today's era of smartphones, 5G, AI and big data calls for increasingly faster speeds of computing performance. However, the speed of semiconductor innovation and technology advancement has slowed down, and chip miniaturization has reached physical limits, which has caused the speed at which transistors are growing smaller to slow down. In other words, we are now falling behind Moore's Law. Advances in heterogeneous chip packages are need to empower today is the device manufacturers to pursue tomorrow's breakthrough. Both 2.5D and 3D will be needed to keep innovation vibrant also higher bandwidths and density solution is important for HPC and AI systems. So memory coherency and low latency attributes across converged compute infrastructures with interconnect technologies including UCIe. In this paper, advanced package solutions are to be introduced and discussed in terms of challenges and opportunities for emerging high end computing, memory and mobile platforms.

Advanced Package Platform for Future Semiconductor Industry

황태경 팀장
(Amkor Technology, Inc. 기술연구소)

최근 디바이스 칩 설계 및 제조 부문에서의 한계를 극복하기 위해 후공정에 대한 역할이 강조되고 있고, 그에 따라 다양한 후공정 솔루션 개발에 여러기관에서 많은 투자가 진행되고 있다. 기존의 단순 디바이스 칩 조립의 역할을 넘어서 대면적, 고효율의 제품을 만들기 위해 후공정 부문에서 진행되고 있는 다양한 개발 프로그램들을 소개하고, 향후 개발 진행 방향에 대해 공유하며 추후 디바이스 칩 설계에 기준을 제시하고자 한다.

최신 반도체 패키지기판 기술동향

김상훈 그룹장
(삼성전기 패키지솔루션사업부)

Cloud, AI, 자율주행 등 Computing Power의 확장에 따라 반도체 칩 설계, Foundry 성능뿐만 아니라 이를 극대화하기 위한 반도체 패키지와 기판의 고성능화가 빠르게 진행되고 있다. Chiplet 플랫폼의 Die-to-Die 연결을 위해 2.1D, 2.5D, 3D 구조로 기술이 진화되고 있으며 이를 구현하기 위한 기판에는 미세화, 고다층/대면적화, 고신뢰성의 핵심기술개발이 요구되고 있다. 고성능 패키지기판의 반도체 실장, 재배선을 위한 회로, Bump, Via 미세화 공정의 최신 동향과 한계를 넘어서기 위한 차세대 기술전망을 소개한다.

Hybrid Cu Bonding

김사라은경 교수
(서울과학기술대학교 지능형반도체공학과)

The present SoC platform is increasingly difficult and costly due to device scaling and large SoC sizes. To solve the challenges faced by the SoC platform, attempts are being made using heterogeneous integration (HI) with various advanced packaging technologies. The hybrid Cu bonding process, the most critical process for HI, is a key process for high interconnect density, bandwidth improvement, energy efficiency, and technology node-independent. The Direct Bond Interconnect (DBI) technology by Xperi is currently used for hybrid Cu bonding in most of HI applications. This method forms an oxide-oxide contact and then uses the difference in thermal expansion coefficient to bond Cu-Cu at low temperatures. However, it required high-precision CMP (Chemical Mechanical Polishing) control and is difficult to apply to ultra-fine pitch Cu pad structures due to lack of Cu protrusion and misalignment. This presentation discusses various Cu hybrid bonding methods, surface pretreatment methods.

【등록비】

구분	일반		학생
구분	만찬 미참여	만찬 참여	만찬 미참여	만찬 참여
사전등록	260,000원	340,000원	190,000원	270,000원
현장등록	310,000원	390,000원	220,000원	300,000원

【등록안내】

사전등록기간	2023년 5월 30일(화) - 6월 15일(목)까지
결제 방법	ㆍ온라인카드결제 및 계좌이체
입금계좌정보	ㆍ입금계좌: 한국씨티은행 102-50809-243 ㆍ예금주: 대한전자공학회
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