대한전자공학회
The Institute of Electronics and Information Engineers
| 행 사 명 | IC Packaging 세미나 & CadenceⓇ Allegro Package Designer 실습 |
| 일 시 | 2026년 11월 11일(수) ~ 12일(목) |
| 장 소 | 나인플러스 아카데미 203호 (서울특별시 금천구 디지털로 121, 에이스 가산타워 203호) |
| 주 최 | 대한전자공학회 반도체소사이어티, 반도체공학회 |
| 웹사이트 | https://www.theieie.org/events/?part=02&c_id=1014 |
| 강의 제목: IC Packaging 세미나 & CadenceⓇ Allegro Package Designer 실습 |
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| 강의명 | 강의기간 | 2026년 11월 11 일 ~ 12 일, 총: 2일간 | ||||
| 강의수준 | 중급 | |||||
| 강의형태 | 이론, 실습 | |||||
| 실습Tool | Cadence® Allegro X Advanced Package Designer | |||||
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담당
강사
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성명 | 직급 | 소속 | 나인플러스IT | ||
| 황준범 | 선임연구원 | |||||
| 강의 개요 |
[Cadence Allegro X APD를 활용한 Package Design 역량 확보]
본 강의는 Package Engineer가 Cadence Allegro X Advanced Package Designer(APD)를 활용하여 실제 반도체 Package를 설계할 수 있는 실무 역량을 확보하는 것을 목표로 합니다.
Package 구조와 설계 Flow에 대한 이해를 기반으로, Package Substrate의 Stack-up, Material, Padstack, Die 및 BGA 구조를 설계 데이터로 구현하는 방법을 학습합니다. Flip-Chip 및 Wire Bond 기반의 Multi-Die Package를 대상으로 Die 배치, Connectivity 구성, Wire Bonding 및 Routing을 수행하여 Package Physical Layout 구현 능력을 확보합니다. 또한 Constraint Manager를 활용하여 Line Width, Spacing, Differential Pair, Propagation Delay 등 Physical 및 Electrical Design Rule을 설계에 적용하는 방법을 학습합니다. Signal Routing과 Power/Ground Plane 설계를 수행하면서 Package 내부 Interconnect 구조와 설계 Rule 간의 관계를 이해하고, 설계 변경에 따른 영향을 검토합니다. 3DX Canvas를 활용하여 Die Stack, Bond Wire, Via 및 Routing 구조를 3D 환경에서 확인함으로써 2D Layout과 실제 Package 구조 간의 상관관계를 이해합니다. 설계 과정에서 발생하는 DRC 및 Connectivity 문제를 확인하고 수정하는 과정을 통해 Correct-by-Construction 기반의 Package Design Methodology를 습득합니다. 최종적으로 DFM 및 Design Verification을 수행하고 Gerber, GDSII, DXF 등의 Manufacturing Data를 생성하여 Package Layout부터 제조 데이터 생성까지의 전체 Design Flow를 경험합니다. 이를 통해 수강생이 단순한 Tool Command 사용을 넘어, Package 구조와 설계 요구사항을 Cadence APD 환경에서 구현·검증할 수 있는 Package Design Engineer로서의 기본 설계 역량을 확보하는 것을 본 강의의 최종 목표로 합니다. |
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| 학습 목표 |
이 강의는 반도체 패키징의 기초 지식과 최신 기술 동향을 이해하고, 실제 공정과 제품 사례를 통해 설계자 관점에서의 실무 이해도를 높이는 것을 목표로 합니다. 수강생은 강의를 통해 다음과 같은 역량을 갖추게 됩니다: ▶ 반도체 패키징의 정의, 목적, 기술 종류 및 역할에 대한 이해 ▶ Cadence사의 EDA 툴을 활용한 패키지 설계를 실습하여 설계 응용 능력 강화 ▶ 설계자 관점에서의 패키징 흐름 이해 및 실무 커뮤니케이션/문제 해결 능력 향상 |
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| 교육 내용 (강의) |
일 정 |
교 육 내 용
[오전시간: 10:00 ~ 12:00, 오후시간: 1:00 ~ 5:00]
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| 1일차 | IC Package 개발 트렌드와 Advanced Package design 기술 소개 (특강) 오전 : APD 환경 이해 및 Package 기본 설계 ● Allegro X APD Interface 및 기본 조작 ● Package Design Flow 이해 ● Package Database 생성 및 Cross-Section/Stack-up 정의 ● BGA Ball, Padstack, Via 및 Die Library 구성 ● Flip-Chip Die / Wire Bond Die 생성 및 배치 |
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오후 : Connectivity 및 Constraint 기반 설계
● Die–Package Net Connectivity 구성 및 Net Assignment
● Component Placement 및 Die Stack 구성 ● Constraint Manager 기본 사용 ● Physical / Spacing Constraint 설정 ● Differential Pair, Propagation Delay 등 Electrical Constraint 적용 ● Route Keepin 및 Constraint Region 설정 |
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| 2일차 |
오전 : Wire Bonding 및 Package Routing
● Wire Bond Profile 및 Bond Finger 설정● Wire Bond 생성 및 편집 ● Blind/Buried Via, Stacked Via 및 Via Structure 구성 ● Flip-Chip 및 Wire Bond Die Signal Routing ● Power/Ground Plane 생성 및 Routing ● Differential Pair / Delay 기반 Routing 및 Tuning |
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오후 : 3D 검증 및 Manufacturing Output
● Die Stack / Bond Wire / Routing 3D 검증
● DRC 및 Connectivity Verification ● Assembly Rule Check 및 DFM 검토 ● Fillet, Degas 등 Manufacturing Preparation ● Gerber, GDSII, DXF 등 Manufacturing Data 생성 ● 전체 Package Design Flow Review |